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[参考译文] SN74LVC1G08：输出高于 VCC、允许的值是多少？

admin
Guru**** 2813875 points

Other Parts Discussed in Thread: SN74LVC1G34, SN74AUP1G08

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/logic-group/logic/f/logic-forum/945580/sn74lvc1g08-outputs-going-above-vcc-what-is-allowed

器件型号：SN74LVC1G08
主题中讨论的其他器件：SN74LVC1G34、 SN74AUP1G08

与该设备上的某个人合作。 数据表显示“输出不应拉至高于 VCC”，但一旦 VCC=0，输出上可能会有电压。  它们的实现(如下所示)在输出上有一个上拉电阻(VBATT=3V3)。  在运行期间、VCC_3V3将关闭、VBATT 将保持高电平。  在关断期间输出超过 VCC 的这一短时间是否会导致器件损坏或任何其他问题？

 

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    TI__Guru**** 2813875 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好 Kannan、

    不、这不会导致任何问题。

    看起来他们正在尝试 缓冲信号、但仅当 VCC_3V3可用时。 如果是这种情况、我建议改用 SN74LVC1G34。 如果对他们来说更好、他们可以继续使用该器件、但我想我想说、这里也有一个缓冲器可用。

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    TI__Guru**** 2813875 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    大家好、我正在尝试这个实现方案、当我关闭 VCC_3V3时、我注意到输出在被拉至高电平之前会短暂变为低电平(尽管输出上拉)。  有什么想法为什么会发生这种情况？

    如需更多信息、L_Z_L 信号来自也处于断电状态的 FPGA、但我尝试在该信号上添加一个 VCC_3V3上拉电阻器、但仍然看到同样的问题。  输出馈送到另一  个始终开启的 SN74AUP1G08。   

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    TI__Guru**** 2813875 points
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    尊敬的 Jessica：

    我建议在断电事件期间监控引脚1 2和4、以准确查看发生的情况。

    很可能、2处的输入在1和6处的电源电压足够低以关断器件之前变为低电平、这会导致输出切换为低电平。

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    TI__Guru**** 2813875 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好、Emrys -

    这也是我最初的假设、但我想在引脚2与 VCC_3V3之间添加一个上拉电阻将防止这种情况、因为输入将像 VCC_3V3一样变为低电平。  我已经监控了引脚1和引脚2、它们看起来是偶数。  根据我的理解，栅极将在1.65V 时关断，但输入上的“低电平”等于0.65*VCC 以下的任何值。  因此、如果输入和 VCC 关闭、栅极应在输入被视为低电平之前关闭。  是否有其他可能导致这种情况的原因？  

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    TI__Guru**** 2813875 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    该器件在1.65V 时不会关断--它不再保证在1.65V 以下运行。 这些是模拟器件、因此只要有足够的电压来偏置晶体管、它们就可以主动驱动输出。

    您能否在断电和开机自检期间同时获得输入和输出的示波器截图？