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[参考译文] SN74LS02:仿真问题:SN74LS02栅极上升和下降时间取决于输入频率

Guru**** 2412010 points


请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/logic-group/logic/f/logic-forum/916214/sn74ls02-simulation-issue-sn74ls02-gate-rise--and-fall-times-depends-on-input-frequency

器件型号:SN74LS02

您好!

首先、我是 TINA 数字仿真的新手。 很抱歉这个(也许)愚蠢的问题:)

我在复杂的电路中遇到了以下问题、但我可以将其简化为这个简单的电路:

发生器设置:

仿真结果:


 结果就是我所说的。 之后、我将脉冲打开/关闭时间从10µs μ s 更改为1ms 发生器、但上升/下降时间不是:


仿真结果:



栅极输出的下降时间增加至~130ns、发生器的上升时间采用与之前~5ns 相同的设置。

我犯了什么错误或忘记了什么?
BTW:逻辑门的设置不会由我自己更改。

此致、

格尔德

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好、Gerd、

    您的照片看起来没有附加。 您是否认为您可以用所有文档制作一个字文档、然后将其发布回这里?

    谢谢!

    乍得克罗斯比