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[参考译文] SN74HC374:SN74HC374PWR 输入悬空

Guru**** 2386600 points
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/logic-group/logic/f/logic-forum/923857/sn74hc374-sn74hc374pwr-input-floating

器件型号:SN74HC374

在我的其中一个设计中、我使用的是 SN74HC374PWR 锁存器、该锁存器由微控制器驱动。

由于 LATCH 的输入直接由微控制器驱动、并且未连接上拉/下拉电阻器、因此当微控制器上电复位时、LATCH IC 是否存在任何问题?  我的意思是、这会损坏锁存 IC 还是挂起锁存 IC?

默认情况 下、上拉电阻器连接到/OE、下拉电阻器连接到 CLK 引脚、根据数据表、要更改输出状态、/OE 必须被拉至低电平、时钟应具有上升沿。

但是、当/OE 上拉为高 电平且 CLK 下拉为低电平时、下电上电时、锁存 IC 上是否存在任何风险、因为 LATCH 的输入仅连接到微控制器(由于在下电上电时微控制器处于未定义状态)且未连接到有效逻辑(上拉/下拉)? 请参阅前一封电子邮件中的快照。

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    CMOS 输入不得保持悬空;请参阅 [常见问题解答]慢速或浮点输入如何影响 CMOS 器件?

    但是、从锁存器加电到配置 GPIO 的微控制器之间的时间应足够短、不会产生有害的电荷。 (在此 线程中显示的示例中、开路输入的浮点非常慢。)

    如果您有偏执、请在 D 输入端添加弱上拉或下拉电阻器。

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    您好!

    感谢您的回复!

    为了突出显示、我的电路板没有足够的空间来轻松容纳8个新电阻器、如果不是真的需要、那么我希望避免添加它们。

    为了向您提供更多信息、在我的设计中、微控制器从复位状态出来并将其 GPIO 配置为输出模式并将其驱动为低电平所需的时间小于10ms。 此外、我的板大部分时间都处于打开状态、最罕见的是、该板会看到上电复位。  

    考虑到这些信息、我是否 仍然需要在 D 输入端添加弱上拉或下拉电阻器?

    谢谢、

    Utsav Kumar

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    您好 Utsav、

    在这种情况下、我会说风险肯定很低、如果没有风险、您可能会得到解决。