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[参考译文] SN74LVC1G123：输出 Q 行为

admin
Guru**** 2536340 points
Other Parts Discussed in Thread: SN74LVC1G34, SN74LVC1G17

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/logic-group/logic/f/logic-forum/920410/sn74lvc1g123-output-q-behavior

器件型号：SN74LVC1G123
主题中讨论的其他器件：SN74LVC1G34、 SN74LVC1G17

您好！

有时 Q 不响应 CLR 信号。
您能否检查以下波形？



CH1：A、CH2：Rext/Cext、CH3：CLR、CH4：Q
B 信号固定在 H 电平。

当 CLR 固定为 H 时、Q 对 A 信号做出响应。


有什么原因吗？
请给我你的建议。

此致、
YUto Sakai

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    TI__Guru**** 2536340 points
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    Yucto、您好！

    您是否也可以在此处附上原理图的副本？

    谢谢！

    乍得克罗斯比

  • 0
    TI__Guru**** 2536340 points
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    您好、Chade-San、

    感谢你的答复。
    请检查随附的原理图。


    此致、
    YUto Sakai

  • 0
    TI__Guru**** 2536340 points
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    Yucto、您好！

    再看一下波形、我注意到波形的时间刻度为1。 CLR 波形的上升/下降时间是多少？

    虽然 A 和 B 具有施密特触发输入、并且不需要符合 https://www.ti.com/lit/an/scba004d/scba004d.pdf、但 CLR 引脚是常规 CMOS 输入、需要遵循这些建议。

    谢谢！

    乍得克罗斯比

  • 0
    TI__Guru**** 2536340 points
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    您好、Chade-San、

    感谢你的答复。
    我已经查看了应用手册。
    我认为所写的内容是慢速或浮点输入会导致 FET 损坏。

    因此、我不认为 IC 的运行不能得到保证。
    只要 FET 未损坏、我认为当它超过阈值时、可以在时序上看到预期运行。
    上述帖子中输出 Q 的运行是否有其他原因？

    我确认 CLR 的上升/下降时间。

    此致、
    YUto Sakai

  • 0
    TI__Guru**** 2536340 points
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    您好、Sakai-San、

    我唯一的其他问题是输入信号的噪声有多大。 由于 A 是施密特触发器输入、因此该输入上的噪声很好、这只是有关 CLR 输入的一点问题。

    除此之外、我还会等听到有关上升/下降时间的消息。

    谢谢！

    乍得克罗斯比

  • 0
    TI__Guru**** 2536340 points
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    您好、Chade-San、

    采集 CLR 的波形。
    上升时间为605ns、下降时间为6.746ns。
    输入无噪声的信号。




    您能否根据此波形评论 Q 的运行情况？

    此致、
    YUto Sakai

  • 0
    TI__Guru**** 2536340 points
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    您好、Sakai-San、

    是的、输入信号的上升时间肯定太慢。 查看 SN74LVC1G34的数据表可能会有所帮助：这应该会提供更多有关 CLR 引脚将具有的输入要求的详细信息。

    从 SN74LVC1G34的数据表中、您将需要上升时间为10ns/V 的输入信号

    这里也很难分辨、但您需要确保该信号上升到高于 VIH 规格(0.7 * 5V = 3.5V)、以便器件将其识别为逻辑高电平信号。

    一种可能的解决方案：您可以使用与 CLR 引脚串联的 SN74LVC1G17来处理慢速输入。

    谢谢！

    乍得克罗斯比