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https://e2e.ti.com/support/logic-group/logic/f/logic-forum/827215/sn74avc4t774-value-of-pullup-resistor-for-dir
我在数据表中找不到用于方向控制的上拉电阻器的值。
CMOS 输入为高阻抗；0 Ω 和1 MΩ 之间的任何值都可以正常工作。 要使用的值仅取决于电路其余部分的要求。
谢谢、Clemens
我可以看到与你说的一样的圣座。
但是、如何计算电阻以确保驱动器的灌电流能力？
在发布 PCB 之前是否有任何数学方法、或在制造之后是否有实验方法？
输出使能 OE 输入电路被设计成由 VCCA 供电、当 OE 输入为高电平时、所有输出被置于高阻抗状态。 为了确保输出在加电或断电期间处于高阻抗状态、OE 输入引脚必须通过一个上拉电阻器连接至 VCCA、并且在 VCCA 和 VCCB 完全斜升且稳定前不得启用。 到 VCCA 的上拉电阻器的最小值由驱动器的灌电流能力决定
DIR 输入不是 OE 输入。
您实际上是否需要在加电或断电期间使输出具有高阻抗状态？ 否则、您可以将 OE 直接连接到 GND。
只有当您需要非常快地切换时、上拉电阻器的最小值才有意义。 kΩ OE 引脚通常情况并非如此、因此您可以使用可节省功耗的高值、例如10 μ A。 另请参阅 [常见问题解答]如何设置上拉或下拉电阻器的大小？
