https://e2e.ti.com/support/logic-group/logic/f/logic-forum/819251/sn74axc8t245-sn74axc8t245
器件型号：SN74AXC8T245上一个答案是合理的、但似乎并不完全涵盖所有情况。 假设以下情况下 VCCA=1.8V 且 VCCB=3.3V、因此 Tdis (a) max = 40ns、Tdis (b) max = 60ns、Ten (a)= 19ns 和 Ten (b)= 10ns
情况1 -在禁用输出之前改变方向。 问题是同时启用了两侧。
1) 1) DIR=H 和 OE=L、以驱动 A 至 B
2) 2) OE 然后设为"1"、输出 B 开始禁用(耗时高达60ns)
3) 3) OE = H、DIR= L (B 至 A 现在)后20 nsec。 此时、我假设 A 和 B 都可以启用高达39.5ns (Tdis (b)- 20nsec 随意选择- Ten (a) min) (可能不会启用太长时间、因为 Tdis (b)不太可能达到最大值、Tdis (a)将达到最小值)。 如果这是正确的、那么在 OE 之后的 Tdis (x)之前 DIR 可能不应改变、否则两侧都可以同时启用(如果同时关闭所有其他功能、这可能不是问题、 但此时、没有人特别控制 IO 的状态、可能会发生奇怪的情况、也许不可能发生)。
情况2 -当器件被禁用时、方向被改变、但随后在方向被改变后、方向被快速启用。 问题是、在启用输出之前、方向是否发生变化可能未知。
1) DIR=H (A 至 B)和 OE=H (禁用)。 它已经处于这个状态已经足够长的时间来知道 Tdis (x)时序已经被满足。
2) DIR 现在设置为 L (B 到 A)。 由于上一步中的所有内容都已被禁用、我将假定 Tdis (x)不再适用。 但我还假设顶部模块中的逻辑需要一些时间进行切换、这一点没有详细说明。
3) 3) OE 现在在5 nsec 后设置为 L。 此时、主动驱动输出需要十(a)=19nsec (假设前一步不需要满足真正的延迟、该延迟超过为该示例延迟任意选择的5nsec)
在第2种情况下、如果没有数据表中有关方向逻辑延迟的任何信息、就无法知道 OE 何时可以在改变方向后设置 L、而不会有启用错误侧的风险。 可以放心地假设两个输入的控制逻辑延迟相同、在这种情况下不会出现任何问题。 即使延迟存在一些微小的差异、也非常短。 但是、当查看第6.6节(VCCA=0.7、VCCB =0.7V)时、发生这种情况需要很长时间(高达170 nsec)。 我假设缓冲器驱动线路需要大部分时间、而不是器件内部的逻辑、但这并未定义。
