[参考译文] SN74AUP1G74：D-FF 不响应 D 引脚的变化

您好！

很遗憾、我无法将照片/屏幕截图从公司中导出。

测试期间、该组件被焊接到 PCB 上、使我们可以访问每个引脚、PCB 被插入到连接到 Advantest 93K 测试头的插座上。

我首先进行连续性测试、以确保所有引脚均已正确连接。

那么、我运行的模式如表1中所述。 在 DS (第15页)中。

我将时钟设置为1MHz、直流为50%、上升沿位于中间(0->1)。

1。I 从预设开始(PRE~=低电平、CLR~=高电平、CLK = Z、D = Z)-输出 Q 为高电平、Q~为低电平、与预期的值相同。 (五)

~我继续清除(PRE~= Z、CLR~=低电平、CLK = Z、D = Z)-输出 Q 为低电平、Q 为高电平、这符合预期。 (五)

3.现在我想使用 D、我应用 PRE~= H、CLR~= H、CLK =时钟、D = H -输出 Q 从之前开始保持低电平、Q~保持高电平。 (x)

问题是我无法通过更改 D 来控制器件、器件仅使用 CLR~和 PRE~更改输出。

我的问题是我的流程中是否有任何错误？ 在开始使用 D 之前、我是否必须更改某些内容？

谢谢你。

CMOS 输入引脚必须始终具有有效的电压电平；您不得将其设为高阻态

您能否只绘制一个时序图？

您好！

我添加了时序图图片。

谢谢你。

谢谢。

输入信号的特性是什么？ ∆t/∆v (数据表第6.3节)是否足够快？

有些器件既不响应 D 高电平和 D 低电平、也不响应 D 低电平。

这听起来像是硬件缺陷。

Hi-Z 信号损坏输入的可能性很小、但也有可能损坏 ESD。

您好、Eli、

我可以告诉大家、离开我们的每个器件都经过功能测试、我们有很多客户在使用 SN74AUP1G74时没有遇到任何问题、因此我怀疑部件的设计有问题。  我并不是说这是不可能的、但 IC 的问题不太可能。

在我看来、您的测试设置中可能会有过大的电容、这会导致输入比您预期的慢-在1MHz 时、即使是几 pF 也会导致大问题。

您能否在 SN74AUP1G74的输入和输出端提供波形的示波器截图？ 我们需要准确了解引脚上发生的情况、以确定问题是什么。