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[参考译文] SN74LVC1G126：7ns TR/TF 和1.8V VCC 下的 TPD 范围和容差

admin
Guru**** 2381740 points
Other Parts Discussed in Thread: SN74AUC1G126
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/logic-group/logic/f/logic-forum/694408/sn74lvc1g126-tpd-range-and-tolerance-under-7ns-tr-tf-and-1-8v-vcc

器件型号：SN74LVC1G126
主题中讨论的其他器件：SN74AUC1G126

我的客户在 实际条件下需要 tpd 参数精确的范围和容差-- Vcc=1.8V，tr/tf 大约7ns。 数据表中的规格处于 tr/tf=2ns 的条件下、因此它是不同的。 请帮助检查。 谢谢。

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    TI__Guru**** 2381740 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    您好、Garrick、
    较慢的输入肯定会影响总延迟时间。 输入延迟增加~3.5ns (假设转换平稳、上升或下降时间的一半)、这将直接添加到现有数据表编号中。

    从-40C 至+85C 表中的15pF 负载(1.7ns 至6.9ns)开始、它们应该会出现1.7ns 至9.4ns 之间的延迟

    未指定传播延迟的容差--我们只能保证数据表中给出的值。 如果系统需要更精确的延迟时间、则可能需要考虑系统更改或其他器件(例如 SN74AUC1G126)。
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    TI__Guru**** 2381740 points
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    谢谢 Emrys。

    根据上限的原始6.9ns、似乎只需增加3.5ns、但下限(1.7ns)如何？ 1.7ns+3.5ns 还是其他？ 客户仍然希望拥有准确的范围。 谢谢。

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    TI__Guru**** 2381740 points
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    您好、Garrick、
    不幸的是、它不是这样工作的。 最小值仍然为1.7ns。 您不能肯定延迟在所有情况下都将更长、但我们可以肯定地说、它可以相对确定地达到输入上升沿的1/2。

    任何优秀的系统设计人员都将采用_最坏情况_进行设计、这是我为最大值和最小值提供的结果。