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[参考译文] SN74LV06A:断电期间的输出行为

Guru**** 2386600 points
Other Parts Discussed in Thread: SN74LV06A
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/logic-group/logic/f/logic-forum/669758/sn74lv06a-output-behavior-during-power-off

器件型号:SN74LV06A

尊敬的技术支持团队:

当一个端口(输入)在断电期间为低电平时、高阻抗(输出) 可在 VCC=3.3V 至0V 的范围内得到保证?  

下图显示了断电期间的行为、但我找不到断电。

SN74LV06A 支持 Ioff。

此致、

TTD

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    您好 TTD、

    IOFF (部分断电模式和后驱动保护)仅在 Vcc = 0V 时指定。  μA 您的电源为0V、则可确保输出处于高阻抗状态、并具有 Ioff 指定的泄漏电流(对于该器件、最大值为5 μ A)。

    上图显示了当电源从0斜升至3.3V 并且输出上拉至同一电源时器件的预期输出。  请注意、在~1V 之前、器件无法将输出驱动为低电平、这大概是内部 FET 具有足够的场偏置来正确运行的情况。

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    您好、Emrys Maier、

    感谢你的答复。

    数据表第1页显示如下。

    "在上电和断电期间、输入被连接至 VCC 时、输出被禁用"

    在有效的内部逻辑之前、它是否保证加电或断电时保持高阻态?  

    此致、

    TTD

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    该图仅为典型行为(即不保证在所有可能的条件下)。 根据建议运行条件表、该器件仅在 Vcc = 0V 时处于高阻抗状态、并在2V 至5.5V 范围内正常运行。