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[参考译文] SN74ALS112A：异步触发器的时序

admin
Guru**** 1188930 points
Other Parts Discussed in Thread: SN74ALS112A, SN74ALS74A
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/logic-group/logic/f/logic-forum/742870/sn74als112a-timing-of-asynchronous-flip-flops

器件型号：SN74ALS112A
主题中讨论的其他器件： SN74ALS74A

清除 SN74ALS112A 通常需要多长时间 ？

该集是否相同？

SN74ALS74A 的有效时钟转换之间的最短可接受间隔是多少？

同步将1存储在已清除的 SN74ALS74A D 触发器中需要多长时间(时钟边沿之后)？

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    TI__Guru**** 1188930 points
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    您好！
    时序规格位于"建议运行条件"表中，这与我们在单独的"开关条件"表中列出的较新器件不同。

    PRE_\或 CLR\引脚必须保持低电平至少4ns 才能设置或复位器件(在建议运行条件表中为 t_w"脉冲持续时间"规范)。

    "CLK 低电平"的最小脉冲宽度为5.5ns。 对于"CLK 高电平"、它为4.5ns。

    *编辑*

    很抱歉、我错过了您的最后一个问题。  时钟边沿后没有时间要求将数据线保持为"高电平"以存储1。 (保持时间为0ns)。  1计时结束后、输出切换为"高电平"所需的时间为3至8ns。 这可在"切换特性"表中找到。

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    TI__Guru**** 1188930 points
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    脉宽 t_w "CLR"在10ns 作为最小值列出 您是如何到达4 ns 的？
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    TI__Guru**** 1188930 points
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    我没有意识到您在其中提出了一些问题、即切换了器件。 很抱歉。