[参考译文] TXV0106：具有 TXV0106时序预算的 DP83867IR

您好、Tom、

TXV 0.3ns 示例是 从器件输出的偏斜、而不是除了从连接到器件的其他外设的偏斜。

例如、 借助于、进入 TXV 器件的小于1ns 的 MAC 偏斜将转换为0.3ns 的输出偏斜进入连接到 TXV 器件输出的外设的总输出偏斜。

此致、

Michael。

您好、Michael：

异步驱动器如何实现？ 您能告诉我数据表中记录的特性吗？

非常感谢。

大家好

Tom

您好、Tom、

它不是一项功能、而是一项规格、即器件已针对数据表中所述的输出偏斜进行了表征和指定。

这将保证 TXV 器件输出之间的偏差。 例如、 克服设计挑战-实现高性能接口的图3-1 显示了在输入驱动器偏斜< 2.6ns 时器件输出之间的21ps 偏斜(符合下表中的 RGMII 要求)。

如果我正确理解、您的系统看起来就像 MAC -> TXV ->  DP83867？ 如果是、请注意、下面显示的 RGMII 要求适用于低于 TXV 规格的500ps 偏斜。 因此、多大的 TXV 偏斜可以满足您的要求？   谢谢。

此致、

Michael。

您好、Michael：

感谢您发送编修。

您理解我的正确、我的系统看起来像  MAC -> TXV ->  DP83867、反之亦然。

但我 仍然有一些麻烦跟随:

"TXV 0.3ns 示例是 来自器件输出的偏斜、而不是除了来自连接到器件的其他外设的偏斜。 例如、进入 TXV 器件的 MAC 偏斜小于1ns 、因为输入将转换为0.3ns 的输出偏斜进入连接到 TXV 器件输出的外设的总输出偏斜[..]"

我将其解释为 TXV0106可以以某种方式将其输入端的偏斜减小到其输出端的偏斜小于0.3ns。 但 TXV0106 没有时钟寄存器、因此我怀疑这是您的意思。

我 为设置时间和保持时间编写的等式来自以下 TI 应用手册：DP83867： RGMII 接口时序预算 我们可以使用1.2ns 的 RGMII v2.0规范值设置 TX-PATH (MAC 到 PHY、通过 TXV)进行进一步的讨论、这些都不是我的主要问题。

我的担心是 、为了满足 PHY 的这些时序、MAC  现在具有 TXV 及其0.3ns 偏斜、 其 TX 端口上允许的偏斜仅为2ns -1.2ns -0.3ns = 0.5ns。 对我来说、 似乎对于任何 FPGA 来说都不可行。 您知道这种情况(FPGA -> TXV -> phy)能够正常工作的系统吗？

谢谢、Tom。

您好、Tom、

我看,你是对的,因为这不是我的意思。 我的意思是、TXV 的输入偏斜基于 MAC 的输出偏斜、而 TXV 的输出偏斜符合数据表中指定的条件。  

我们还没有指定 TXV 的设置和保持时间、 而是进一步将该线程转交 PHY 团队进行进一步澄清、因为我认为他们可能在系统方面拥有更多这样的经验、谢谢。

此致、

Michael。

您好！

我将由 PHY 团队提供帮助。 您能总结一下有什么问题吗？

关于 RGMII、PHY 关心的是在引脚上满足设置和保持时间(如果输入处于特定模式、即移位或对齐)。

此致、

Gerome.