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[参考译文] SN74HC595:TLC59283 >>移位寄存器时钟与数据未对齐

Guru**** 2387410 points
Other Parts Discussed in Thread: TLC59283
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/logic-group/logic/f/logic-forum/1438715/sn74hc595-tlc59283-shift-register-clock-and-data-misalignment

器件型号:SN74HC595
主题中讨论的其他器件:TLC59283

工具与软件:

大家好! 最新动态。 很抱歉、如果部件 有误、但显然我只能使用此 IC 选择电源管理子论坛。

我将使用 TLC59283设计 LED 驱动器。 由于设计中的 LED 数量、我想 以32MHz 最大程度地增加驱动多个 TLC59283的 SPI 接口。
我担心使用一个共享时钟和以菊花链形式连接的多个移位寄存器进行时钟和数据同步。 根据 TI 数据表、典型传播延迟为11ns、最长延迟为20ns。 现在、根据我所知道的、由于时钟周期为 T=31.25ns、

  • 如果延迟小于7.8125ns (T/4)、则时钟和 DOUT 不能完全同步、但我可以在原始时钟之后使用便宜的 D 触发器和一个非门重新同步这两个信号、以将上升沿馈送到下一个移位寄存器
  • 如果延迟大于7.8125ns (T/4)、则时钟和 DOUT 完全不同步、因此使它们再次可读的唯一方法是通过延迟时钟来精确匹配传播延迟。 这种路由很昂贵、而且很难实现、因为我不知道每个移位寄存器的确切传播延迟。  


我是否有义务让电路在10MHz 工作 以确保在最大20ns 延迟后安全?

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    传播延迟无关紧要。 两个芯片 SOUT→SIN 的连接跟芯片内部触发器的连接完全一样。 把芯片链条在一起、所有芯片都使用相同的时钟信号。

    您唯一需要注意的是长 SCLK 线路的延迟。 如链接的问题所述、将 SCLK 布线从主器件路由到最后一个移位寄存器、然后从那里路由回第一个移位寄存器、可确保任何时钟延迟都不会影响数据传播。

    最大频率取决于总时钟延迟。 如果时钟线太长、以至于您需要插入缓冲器、则将无法到达32 MHz。