[参考译文] MSP430FR2476：MSP430FR2476TPT

假设8MHz、您需要一个(SMCLK/4850 8MHz)=1649.485的周期。 您必须选择1649或1650、这样便可分别得到4851.4Hz 或4848.5Hz、误差为+/-1.5Hz。 此误差为+/-0.03% (309ppm)。  

REFOCLK 额定值仅为+/-3%(30000 ppm)、这会扩大这一范围、因此您可以使用32kHz 晶体、而20ppm 不难找到。

大家好、Bruce McKenney、

感谢您澄清、我们的案例是使用外部32.768kHz 晶体、并具有以下附加规格   

与整数除数(CCR0)导致的误差相比、20ppm 较小。 您的 SMCLK 是什么？ 不同的 SMCLK 设置将产生不同的舍入错误。

由于整数 FLLN、您可能还会看到一个小误差；10位表示约为98ppm。

您看到了什么结果？

该微控制器由外部32K 晶体提供。 然后使用 PLL 将其转换为4MHz。 4MHz 上有抖动。 需要 PLL 频率转换容差的微规范

这意味着 我们只能有一个平均 PRI 和 PW。 如果 我希望它准确、则需要对设计进行更改？

一些抖动可能来自调制器。 可以尝试设置 CSCTL1：DISMOD=1。

[编辑：更正了拼写错误。]

根据数据表、它是否具有内部 SMCLK 10%的容差？

我不确定您的问题是什么。

1)这里的+/-10%是指占空比要求(输入容差)、我想适用于内部和外部时钟。

2)第 8.12.3.2节("DCO FLL")似乎表明 FLL 输出(包括 SMCLK)占空比可以是+/-10%。 我不确定这种变化会来自哪里、或者它是否会显示为偏斜或抖动。

3) 3)我预计占空比以下降沿为基准；计时器从上升沿开始运行[参考用户指南(SLAU445I)第 13.2.1节]。

4) 4)是否存在关于占空比的问题？ 到目前为止、我一直在谈论频率。

1)这里的+/-10%是指占空比要求(输入容差)、我想适用于内部和外部时钟。

Y：如果我需要 来自 P4.0/TA3.1引脚33的4.85KHz 频率以及2%正占空比、那么我们可以从此 MCU 获得的最小频率和占空比容差是多少

2)第 8.12.3.2节("DCO FLL")似乎表明 FLL 输出(包括 SMCLK)占空比可以是+/-10%。 我不确定这种变化会来自哪里、或者它是否会显示为偏斜或抖动。

Y：查找此 MCU 可在引脚输出端针对频率和占空比产生的容差大小。

3) 3)我预计占空比以下降沿为基准；计时器从上升沿开始运行[参考用户指南(SLAU445I)第 13.2.1节]。

Y：同意

4) 4)是否存在关于占空比的问题？ 到目前为止、我一直在谈论频率。

Y：MCU P4.0/TA3.1引脚33输出侧的占空比和频率容差

占空比分辨率为4850/ADC 4MHz 或1/824.74。 选择825可提供0.12%的占空比分辨率、约为5.9Hz。

所有其他注意事项相同。 再说一次：我认为时钟的占空比(适当)很重要、因为计时器仅使用上升沿。

您有哪些要求？ 如果您确实需要、可以使用非常高质量的时钟芯片(我想 TI 会销售一些)。

[编辑:细微澄清。]