[参考译文] MSP430FR6007：勘误表 CS12

您好、Bue、

您是否在中应用中切换时钟速度？ 或者是否有任何限制您无法实施该变通办法？

没有一种方法可以保证它将"过冲"的量；解决方法是在10us 后为安全网使用1/4分频器、从而恢复正确的分频器。 我还建议在您更改 DCO 频率后等待10us、因为这种影响可能不一致。我不希望器件重新启动或冻结、但如果访问了不正确的存储器、则可能会出现这种情况。 对于由 DCO 供源的外设、它将具有不正确的时序、这可能会导致任何外设中的错误。 (ADC 采样、通信问题等)

此致、

Luke

你好、Luke。
非常感谢您的回答。
在我们的当前实施中、我们仅在初始设置期间切换 DCO 时钟速度。
这里、我们从8MHz (默认值)切换到7MHz -时钟切换后、CTL3中的所有3个分频器立即设置为0 (/1)。
之后、我们在 DCO 和 HFXTCLK 之间来回切换、作为 MCLK 和 SMCLK 的时钟源(两个时钟始终同时切换、并且具有相同的时钟源)、但我们不会改变 DCO 时钟速度-这是否会有问题？
如果我们可以避免、我们当然不希望在初始设置期间引入 μ 10µs 延迟。
我们的看门狗正在 VLOCLK 上运行、因此 我假设在冻结或存储器访问不正确的情况下、它仍然能够正确地重置我们的器件-这是正确的吗？

在 TI 进行调查时、您在哪些条件下观察到了此问题。
是在将 DCO 频率从较低频率切换到较高频率时、还是在从较高频率切换到较低频率时？
是在将大频率阶跃(如8MHz 至24MHz (或24MHz 至8MHz))切换或同时执行7MHz 至8MHz (或8MHz 至7MHz)等小频率阶跃时。

我希望这是提出上述问题的正确地方、否则请随时告诉我应该向他们提出哪些问题。

此致

BUE

您好、Bue、

从8MHz 到7MHz 不会看到明显的过冲、但我仍然建议使用权变措施或变体。 频率可能约为过冲/下冲的~25%、因此您会看到更大的过冲会达到24MHz 与7MHz。 10us 等待是所有情况下的安全网、如果您喜欢这种方法、您可以根据自己的具体需求进行调整。

在切换 CLK 时、您是否考虑了以前从这些源获取的任何外设？ 具体来说、如果您在更改 CLK 源频率时未正确更新其寄存器以考虑新的 CLK 频率、UART 或 ADC 等器件可能会导致意外结果。 在外部晶体和 DCO 之间更改源的目的是什么？  

看门狗将正常运行。

此致、

Luke

你好、Luke。
再次感谢您的回答。
您写道：

"从8MHz 到7MHz 不会看到明显的过冲、但我仍然建议使用权变措施或变体。 频率可能约为过冲/下冲的~25%、因此您会看到更大的过冲会达到24MHz 与7MHz。"

只需阐明：

1) 1)当您使用前一句中的"频率"一词时、您意味着增量值-因此8MHz 至7MHz = 1MHz 或您所指的频率是什么？
2) 2)以下是什么意思"频率可以大约为过冲/下冲的~25%"。 这是否意味着过冲将比问题1中的频率大4倍？
3) 3)当从8MHz 到7MHz 时、过冲将始终以负方向发生-因此7MHz -(1MHz x 4)= 3MHz、以便转换阶段的频率将在8MHz 到3MHz 范围内、还是可以为正？
4)从我之前的帖子中：在从 DCO 切换到 HFXTCLK 以及从 HFXTCLK 切换到 DCO 时、它是否会产生频率过冲- DCO 频率不会改变？

我们在外部晶体和 DCO 之间更改源的原因是为了在有限的持续时间内获得更稳定的时钟。 我们随后再次切换回以节省电量。
对于 UART 和 ADC、我们在切换 CLK 源时将其寄存器设置为适合新的 CLK 频率。

此致

BUE