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[参考译文] TIDEP-01022：VDD_WAKE0电源引脚连接

admin
Guru**** 662690 points
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/processors-group/processors/f/processors-forum/1053129/tidep-01022-vdd_wake0-power-pin-connection

器件型号：TIDEP-01022
主题中讨论的其他器件：DRA821

香榭丽舍

在参考设计中、VDD_WAKE0电源引脚由一个单独的 LDO 供电、该 LDO 由 PMIC 进行切换。 (VDD_WK_0V8)。  为什么要将其连接到已启用开关的 LDO？

 是否可以将 LDO 保留在输出状态并将其连接到内核0.8V 电源？  DRA821 DS 图8-3中的加电序列显示了它在 T2处与其他0.8V 电压电源(包括内核0V8)一同出现。   数据表还在表10-1中将其与数字低电压框组合在一起

 此设计未使用任何低功耗模式、并且始终从冷启动启动开始。

谢谢

Michael

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    TI__Guru**** 662690 points
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    有关参考设计上 LDO U32的同样问题。 为什么 VDD1_LPDDR_1V8使用 LDO 而不使用 VDD_IO_1V8电源轨为 LPDDR4供电？

     

    为什么它们具有奇特的 FET 电路、为什么逻辑门在这里不起作用。 根据我看到的情况、VDD_IO_1V8或 H_DDR_RET1V1会将 LDO 打开

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    TI__Guru**** 662690 points
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    大家、这里有什么反馈吗？ 客户在推动我的发展。 谢谢

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    TI__Guru**** 662690 points
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    关于开关电压轨 VDD_GPIORET_3V3和 VDD_IORET_3V3的另一个问题。 PMIC 根据 PMIC 团队提供的波形定序立即启用它们。  

    由于客户不使用 FET 开关电源轨、他们是否还可以消除 VDD_GPIO_RET3V3和 VDD_IO_3V3的开关、并且只具有一个3V3 V 电源轨？

    谢谢、

    Michael

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    TI__Guru**** 662690 points
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    仅当系统支持 GPIO 保持低功耗模式时、才需要由独立电源提供 SoC 的 VDD_WAKE0输入电源。 根据您对无需低功耗模式的评论、应将其与 VDD_CORE_0V8电源轨进行分组。

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    TI__Guru**** 662690 points
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    VDD1_LPDDR_1V8电源轨和 H_DDR_RET_1V1支持逻辑仅在支持 DDR 保持低功耗模式时才需要。 如果不需要 DDR_RET 低功耗、则如果根据您的外设组件选择和负载有足够的电流裕度、则可以使用 VDD_IO_1V8。

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    TI__Guru**** 662690 points
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    请阐明以下内容：

    1.您说的"FET 开关轨"是什么意思？

    请包含目标 J7 SoC PN 和要使用的推荐 PDN-ID。

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    TI__Guru**** 662690 points
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    您好 Bill、

    根据我的理解、他询问是否可以消除  VDD_GPIORET_3V3和 VDD_IORET_3V3、前提是他在参考设计中不使用这些电源轨供电的电路

    我们建议使用以下 PDN：

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    TI__Guru**** 662690 points
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    FET 开关电源是指以下片段。 我们的设计中未包含该 FET。  它可能不相关。

    在本参考设计中，负载开关和 LDO 由 FET 后面的电压供电 (红色虚线)，因此当3.3V 电压上升时，它将为 PMIC 和各种 VDD_xxx_3V3网络供电。

     

    除了 eMMC、OSPI 闪存和 LPDDR4、我们不打算为任何其他具有1.8V 电压的器件加电。  

    PMIC 的 VOUT_LD01是否能够为其供电？  我可能会让 LDO 保持不变。