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[参考译文] TMS320C5535：I2S 同步

admin
Guru**** 670100 points
Other Parts Discussed in Thread: SRC4190
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/processors-group/processors/f/processors-forum/664992/tms320c5535-i2s-sync

器件型号：TMS320C5535
主题中讨论的其他器件：SRC4190

您好！

我们具有以下系统设计、如果 I2S 必须同步、则值得考虑。 DSP 对两个输入信号进行信号处理、并输出经过处理的信号。 I2S 由乒乓 DMA 块提供服务。 我认为所有 I2S 都必须同步、以免丢失帧或具有重复帧。 对吗？ 我们如何实现同步？

e2e.ti.com/.../System.pdf

谢谢

Marc

  • 0
    TI__Guru**** 670100 points
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    您好！

    我已通知软件团队。 他们将直接在此处发布反馈。

    此致、
    Yordan
  • 0
    TI__Guru**** 670100 points
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    我看了 ti 的采样率转换器、例如 src4190。 我们能否使用此 IC 将远程(异步) I2S 信号与本地系统时钟(12MHz)同步？ 输入和输出采样率和数据宽度应保持不变(16kHz、16位)。 src4190的输出端口应作为主端口运行。 然后、I2S 时钟与 src4190的输入时钟(12MHz)同步生成。 src4190的 I2S 输出信号可馈入本地 DSP。 我们可以使用旁路模式吗？ 数据表中提到、在旁路模式下、时钟必须同步！ 我们是否可以在不更改采样率或数据宽度的情况下使用正常模式？

    感谢您的反馈

    Marc

  • 0
    TI__Guru**** 670100 points
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    尊敬的 Marc：

    我会将一个 AIC3204分配为主器件(驱动 BCLK 和 WCLK)、然后将其他 AIC3204和2个 C55xx 器件从该单个 I2S 主器件。
    为了跨越边界、AIC3204能够从 BCLK 引脚派生其 MCLK。
    假设 BCLK 和 WCLK 频率完全相同、则该时钟结构可保证同步。

    如果您无法实现这一点、那么我仍然会将每个 C55xx 器件上的 I2S 从器件连接到 AIC3204、因为它们具有更好的音频时钟。 在 C55xx 内部、您可以运行 ASRC 软件例程、以防止采样率漂移、最终丢失样本。

    www.ti.com/.../c55x-audioframework 中包含 ASRC 软件
    本 E2E 也讨论了它： e2e.ti.com/.../521530

    I2S 频率是否完全相同、或者您是否需要进行采样率转换？ 您可能还可以使用比支持多个采样率所需的更快的 BCLK。

    希望这对您有所帮助、
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    TI__Guru**** 670100 points
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    Mark、您好！


    感谢您的建议、他们对我非常有帮助。 您的第一个建议是、其中一个 AIC3204是系统范围内的 I2S 主器件、这似乎是最简单的建议。 我们有一个16kHz 的系统宽采样率和16位的数据宽度、因此无需转换。 我们使用 C55 DSP 中的 AEC/AER 库来消除回波。 调用算法后、DSP 会输出处理后的数据。 我们在 C55 DSP 上使用3个不同的 I2S 接口。 一个用于连接 AIC3204、另一个用于与远程 DSP 之间发送和接收数据。 用于将数据发送到远程 DSP 的 I2S 接口充当主器件。 用于从远程 DSP 接收数据的 I2S 接口充当从器件。 是否最好仅使用1个 I2S 接口来连接 DSP？

    这是您的第一个建议吗？

    e2e.ti.com/.../SystemNew.pdf

    为什么 AIC3204从器件从 BCLK 获取其 MCLK 是有必要的？ AIC3204从器件是否可以使用外部12MHz MCLK、而是用作 I2S 从器件？

    非常感谢

    Marc

  • 0
    TI__Guru**** 670100 points
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    是的、我建议使用一个编解码器作为时钟主器件。 通过另一个编解码器上的 BCLK 推算 MCLK。 这可提供最佳的同步。

    使用相同的晶体为 C55x 和编解码器计时将更好。  当配置为辅助 时钟输出时、您甚至可以输出从编解码器上的一个引脚中导出的 MCLK。 检查 BCLK 是否满足 PLL 的输入频率。

    如果您有一个具有单独 MCLK 的编解码器、该 MCLK 是另一个编解码器的从器件、那么它仍然可以漂移并导致跳过或重复采样。

    请参阅图3。  音频编解码器音频串行接口配置中的 ASI 从机模式(独立主时钟)- SLAA469。

    希望这对您有所帮助、
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    TI__Guru**** 670100 points
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    Mark、您好！

    我还有一个关于这个问题的问题。 您提到、为 C55x 设置与编解码器同步的时钟更好。 我不理解。 C55x (DMA、数据处理)在比 I2S 时钟快得多的时钟上完成。 因此、如果 C55x 时钟与 I2S 时钟异步、这不会有任何影响？！ 我在这里错了吗？！

    提前感谢

    Marc

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    TI__Guru**** 670100 points
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    尊敬的 Marc：

    我参考 www.ti.com/.../slaa469.pdf 中的图3

    图3显示了在主机处理器具有单独的时钟输入并将 BCLK 和 WCLK 驱动到编解码器的情况下应避免的配置。 由于编解码器的晶振和帧时钟相互独立、它们最终将漂移并导致跳过和/或重复采样。

    图5. ASI 主控模式显示了改进的版本、其中单个晶振同时为编解码器和主机处理器计时。 编解码器为主机处理器提供 BCLK 和 WCLK。 这将防止漂移。 另一种有效的方法是通过 BCLK 从主机处理器(或另一个编解码器)获取 MCLK。 这样它们就保持同步。

    但是、我认为、如果编解码器为主机处理器提供时钟、那么是的、主机处理器的运行速度比编解码器的时钟快得多、它将有几个周期来实时读取传入数据。 当编解码器的 MCLK 由一个不同的时钟源提供时、时钟漂移(以及被跳过和/或重复采样)的问题发生在一个不同的时钟源、此时钟源可能会偏离由主机处理器提供的 BCLK/WCLK。

    希望这对您有所帮助、
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