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[参考译文] AM4378:DDR3L SI 仿真时序模型参数

Guru**** 1144970 points
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/processors-group/processors/f/processors-forum/1182479/am4378-ddr3l-si-simulation-timing-models-parameters

器件型号:AM4378

各位专家:

请向 CX 寻求您对此请求的帮助:

客户正在 Hyperlynx 工具中执行 DDR3L 仿真、 需要将控制器的 DDR 时序模型包含在仿真中。
请求 控制器的 DDR 时序模型(控制 器时序参数模型(.v) Verilog 文件或下面提到的参数)、我们可以在 Hyperlynx 中使用这些模型。

请提供建议。  谢谢你。

此致、
阿尔基·A.

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    您好  Archie、

    感谢您的查询。

    由于即将到来的假期、请预计延迟回复。

    此致、

    Sreenivasa

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    您好 、Sreenivasa、

    新年快乐!
    期待您的建议。

    谢谢、
    阿尔基·A.

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    您好  Archie、

    感谢您的祝愿、祝您新年快乐  2023.

    预计专家将在本周的某个时候就职。 并提供更新。

    此致、

    Sreenivasa

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    Archie、我们仅为 信号完整性仿真提供 BSDL (用于边界扫描)和 IBIS 模型:  https://www.ti.com/product/AM3359#design-tools-simulation

    我们在数据表(第7.2.2节)中提供了 PCB 布局设计指南、代替计时仿真、 该指南在遵循后可确保满足 DDR JEDEC 存储器接口时序要求。

    此致、

    James