工具/软件：
您好、David：
与我之前的帖子相关：
我想让您了解一下我们计划的重新调整、以便在系统中实现确定性延迟。 我们使用单个 AFE7950 器件、该器件通过 JESD 连接到单个 FPGA。 我们计划使用以下参数：
AFE7950 refclk ：12GHz（从 PLL 采样时钟直接源）
FPGA GTREFCLK ：156.25MHz（由外部 PLL 提供）
SYSREF ：3.90625MHz
SERDES ：2.5 Gbaud
tx_sys_clock ：31.25MHz（由外部 PLL 提供）
FsDAC=120000 MS/s 间隔 96
FsADC=3000 MS/s 抽取因子 48
FsFbADC=3000 MS/s 抽取因子 24
8 个有效 SERDES 通道 Tx 和 Rx
JESD204B 子类 1 信令
我们查看了 https://www.ti.com/lit/ml/slap159/slap159.pdf 中的建议
我们的系统在初始旋转时似乎可以正常工作、但我们尚未对确定性延迟进行广泛的测试。 根据您在 https://e2e.ti.com/support/rf-microwave-group/rf-microwave/f/rf-microwave-forum/1460074/afe7950-4t4r2f-8b10b-2-4576-gbps-serdes-jesd-link-not-always-initializing-properly/5675986?tisearch=e2e-sitesearch&keymatch=%2520user%253A635474#5675986 中的建议 、我们将移除 FPGA 内部先前生成 31.25MHz TX_sys_clock 信号的 PLL、然后将其替换为外部生成的 31.25MHz 时钟、该时钟锁相到 GTREFCLK 和 REFCLK 信号。 注意： 我们的 PLL 是我们的设计、而不是 LMK 器件。
我们计划将每个 SYSREF 信号与其相关的时钟下降沿对齐、以便满足接收器件的时序要求（不按比例显示，而是代表相对时序）： 
我们计划将 REFCLK 与 AFE_SYSREF（组 1）长度匹配、将 GTREFCLK 与 FPGA_SYSREF（组 2）长度匹配。 我们不计划将组 1 与组 2 长度匹配。 我们不计划将 156.25MHz 时钟与 250MHz 或 31.25MHz 时钟进行长度匹配。
如果您在使用建议的配置实现确定性延迟时遇到任何问题、敬请告知。
