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[参考译文] DAC38RF80:3个 DAC 的数据通道间用于同步的长度匹配要求

Guru**** 1828310 points
Other Parts Discussed in Thread: DAC38RF80
请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/rf-microwave-group/rf-microwave/f/rf-microwave-forum/869930/dac38rf80-length-matching-requirements-between-data-lanes-of-3-dacs-for-synchronization

器件型号:DAC38RF80

您好!

我们在设计中使用三个 DAC38RF80。 我们需要在三个 DAC 之间进行同步、还需要确定性延迟。

因此、我想知道 以下两者之间的长度匹配要求(以毫秒或 ps 为单位):  

所有三个 DAC 的数据通道均通过 FMC 连接器从单个 FPGA 传入。

将 DEVLCK 和 SYSREF 连接到三个 DAC 和 FPGA。

此外、从 DAC 到 FPGA 的同步是否需要与任何进入 FPGA 的时钟(DEVCLK 或 SYSREF)进行长度匹配?

我们将非常感谢尽早作出反应。

谢谢、

Lalit

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    您好、Lalit、

    您可以参考下面的布局参考。

    对于串行器/解串器、将通道间偏差保持在320PS 以下是一个很好的经验法则。

    SYSREF 和器件时钟的长度应尽可能接近10mil

    对于同步、我建议您将所有3个 DAC 的同步合并为与与与与门的单个同步。 如果将它们组合在一起、则同步之间的偏差无关紧要。 否则、偏斜应低于1个 LMFC 周期

    谢谢、

    埃本

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    您好 Eben、

    感谢您提供的有用信息。

    我还有一个问题要问你。

    从 DAC 进行同步也需要与进入 FPGA 的时钟(SYSREF、DEVCLK)的长度匹配。

    谢谢、

    Lalit

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    您好、Lalit、

    DAC38RF80是子类1器件、不应对 SYNC~线偏斜敏感。 有关详细信息、请参阅 JESD204B 文档的第4.12节。 JESD204B 文档可在 JEDEC 网站上免费获取。 TI 不允许将此信息直接分发给您。 谢谢。

    -Kang