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[参考译文] DAC38RF82:引脚 J5和 SYNC 信号

Guru**** 2391335 points
Other Parts Discussed in Thread: DAC38RF82

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/rf-microwave-group/rf-microwave/f/rf-microwave-forum/863613/dac38rf82-pin-j5-and-sync-signal

器件型号:DAC38RF82

您好!

我们现在正在以 LMFSHD=82121模式调试 DAC38RF82、我们面临一些问题需要您的帮助:

在为 DAC38RF82加电时、SYNC 信号(引脚编号 C4)以逻辑高电平状态启动。 当我们在 FPGA 和 DAC38RF82之间建立连接时、没有从低电平到高电平的过程。 DAC38rf82无输出、同步信号状态与我使用的其它产品(Adi ad9144)不同。 你能给我一些建议吗?

2.数据表建议、如果不使用引脚 J5、应将其接地。 但我们在设计电路时出错了、该引脚悬空。 如果我们忽略这一错误、是否会对其他函数产生任何影响?

此致、

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    对于#1、请按照第9.1.1节"启动序列"中显示的步骤操作。 要使同步切换、需要执行几个步骤。

    对于#2、 TRST 有一个内部上拉电阻、因此如果您将该信号悬空、DAC 会将其视为逻辑"1"、这可能会强制器件进入 JTAG 测试模式。 我将对此进行更深入的研究。

    此致、

    Jim

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    您好、Jim、

      非常感谢 您 的支持 。 如果您对引脚 J5有任何其他发现、请告诉我。

    我需要您帮助解决另一个问题。 我想知道如何配置串行器/解串器 PLL? 我使用型号84111、2TX、8X、JESD 通道速率11.25Gbps、DAC PLL 输出9G。

    关系如下:

    DAC PLL 输出9G/4/SERDES_REFCLK_DIV (4)= SERDES PLL REFCLK (562.5MHz)

    串行器/解串器 PLL REFCLK (562.5MHz) x MPY (0x43C、5)= SERDES PLL 输出(2.8125GHz)= 0.25 x JESD 通道速率(11.25Gbps)

    8MHz < SERDES PLL REFCLK/BWSCALE (低环路带宽21)< 30MHz

    是这样吗?

    因此串行器/解串器 PLL 寄存器配置:

    地址   数据

    0x43B      0x9800

    0x43C      0x9051

    0x43D      0x0088

    0x43E      0x0909

    0x43F      0x0000

    串行器/解串器 PLL 退出锁定状态,寄存器(0x05[2:1])始终为"11"。

    我还发现乘法因子 MPY 在数据表(在第27页的表4中)和软件 DAC38RF8x EVM GUI V3P0之间是不同的

    谢谢、

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    这些值应如下所示:

    地址   数据

    0x43B      0x9802

    0x43C      0x8029

    0x43D      0x0088

    0x43E      0x0929

    0x43F      0x0000

    您的 DAC PLL 参考时钟频率是多少?

    此致、

    Jim

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    Jim、

     DAC PLL 参考时钟 为562.5MHz。 M 参数设置为4、N 参数设置为1。 这对串行器/解串器 PLL 有什么影响吗?

    此致、

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    您好、Jim、

    我使用了您提供的串行器/解串器 PLL 寄存器配置、但串行器/解串器 PLL 仍处于解锁状态。  您有   其他 解决  问题的建议吗? 是否有任何其他寄存器可能会对串行器/解串器 PLL 产生影响?

    使用型号84111时、您的 SYSREF 时钟频率是多少?

    谢谢、

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    SYSREF 是 数据速率/ K * N。采样速率为9G/8 = 1125MHz。 如果 K = 20、并且我们对 N 使用值4、则 SYSREF = 14.0625MHz。 N 可以是任何整数。

    此致、

    Jim