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[参考译文] SN74CBT16209A：CBT 开关负载和控制电压电平

admin
Guru**** 2378650 points
Other Parts Discussed in Thread: SN74CBT16209A
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/switches-multiplexers-group/switches-multiplexers/f/switches-multiplexers-forum/906757/sn74cbt16209a-cbt-switch-load-and-control-voltage-levels

器件型号：SN74CBT16209A

您好！

我正在使用 SN74CBT16209A 设计具有以下配置的电路：

输入信号：3.3V TTL

控制信号：3.3V TTL

VCC=4.3V

我需要在以下问题上获得一些帮助：

-晶体管的 VG 是否取决于控制输入的电压水平？ 还是在内部转换为 VCC？  我需要避免开关输出上的压降。

- A 侧的串联电阻(39欧姆)是否会影响开关的性能？

-是否可以安装一个上拉电阻器来提高驱动能力而不影响其性能？

谢谢！

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    TI__Guru**** 2378650 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好、Berlauber、

    1. VG 在内部转换为~VCC、控制输入上的电压电平不影响 FET 的栅极电压。
    2. 流入开关的串联电阻器可以降低有效通道带宽、这也会有效地增加开关的 Rd (on)。  
    3. 此开关是无源的、这意味着它没有驱动能力。 使用4.3V 和3.3V 的 VCC 信号时、您不会看到压降问题。

    此致、

    Parker Dodson

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    TI__Guru**** 2378650 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好、Parker、

    非常感谢您的重播。

    当 VG =VCC 时、开关的行为现在已清除、但当 VG =0且开关被抑制为关闭时、它是否与输出完全隔离？

    我尝试使用通用 NMOS 晶体管进行 SPICE 仿真、当 VG=0时、我可以看到 MOSFET 输出(漏极)处的信号(衰减)。

    如果我可以使用开关的 SPICE 模型或开关中使用的 FET、那将非常有帮助。

    感谢您的支持。

    此致、

    劳拉

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    TI__Guru**** 2378650 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好、Laura、

    当 VG = 0时、FET 的阻抗非常高、但不是无限的、这会导致在关断时少量泄漏电流通过开关。 对于这个部件、 当电源关闭时、最坏情况下的泄漏电流为10uA、当电源打开时、最坏情况是恒定输入电压下的+/- 1uA。 因此会有一些信号、但在大多数应用中、这不会影响性能。  

    有关这方面的更多参考、我们有一个有关开关架构的视频、其中介绍了最常见开关架构的基础知识：
    https://training.ti.com/ti-precision-labs-switches-and-muxes-what-are-common-switch-architectures?context=1139747-1134454-1139977

    还有一个关于开关的关断隔离：

    https://training.ti.com/ti-precision-labs-switches-and-muxes-bandwidth-channel-channel-crosstalk-isolation-and-thdnoise?context=1139747-1134454-1127793 

    至于 SPICE 文件、遗憾的是、我们没有该器件的 SPICE 文件。 但是、对于简化模型、您可以使用电阻器对开关的导通电阻进行建模、然后添加电容器对开关漏极和源极的寄生电容进行建模。  

    此致、

    Parker