TMS320F28377S的77、78引脚默认高电平的问题

芯片datasheet中有描述：
All GPIO pins are I/O/Z and have an internal pullup, which can be selectively enabled or disabled on a per-pin basis. This feature only applies to the GPIO pins. The pullups are not enabled at reset.

您好，感谢您的解答，但仍存在问题。
根据datasheet的描述：Some pins on the device have internal pullups or pulldowns. Table 4-2 lists the pull direction and when it
is active. The pullups on GPIO pins are disabled by default and can be enabled through software. In order
to avoid any floating unbonded inputs, the Boot ROM will enable internal pullups on GPIO pins that are
not bonded out in a particular package. Other pins noted in Table 4-2 with pullups and pulldowns are
always on and cannot be disabled.
GPIO引脚仅会因为软件设置而上拉，如果按下reset键，上拉应该是disabled。
我们对flash进行了擦除，也没有在ram中烧写程序，并且按下reset键，但dsp的77、78引脚，即GPIO10、11仍然是3.3V的高电平，周围其他GPIO均为低电平。前述问题仍然存在。
期待您的解答，谢谢。

你是需要这两个引脚在上电的时候也是低电平是吗？这样的话在设计原理图的时候加个外部弱下拉就可以了。

您好，
外部电路已经设计好了，是在测试的时候发现此问题，这两个引脚配置了epwm输出，因此如果上电时置高，会导致外部电路IGBT短路，因此希望在上电时就是低电平。
为了确认这是否是我这块dsp出现的个例，我又拿实验室其他不同批次购买的4块dsp做测试，发现均有此现象。
我们已通过软件设计基本解决该问题。提问的目的是想了解为何会出现该现象，或有无其他客户反馈出现过该现象。
谢谢。

这种在电路设计中很常见 就是误动作导致短接等问题 在设计时都好做处理
比如上电到程序加载这个过程IO的不定状态 可能取决于内部上下拉 外部上下拉 就看谁的能力强
为了避免这种误操作 电路设计外部都是要加强的下拉 避免高电平开启 建议先焊接小于2k的下拉电阻看看情况