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设想有两个信号输入到CLB（2个信号均为脉冲型信号，脉冲不会同时出现），信号1出现脉冲信号时，控制GPIO输出0，信号2出现脉冲信号时，控制GPIO输出1，如何使用CLB最简实现？
追加问题：
CLB里的所有模块这个boundary input0-7是不是对应的AUXSIG0-7？
然后C7LB Tool里的这个boundary inputs只是给仿真使用的
做一个简单的查找表即可实现
是否可以帮忙做一个配置，因为还在学习着CLB的部分。输入信号以CMPSS1的TRIPH和TRIPL，输出就GPIO0好了，谢谢！
https://dev.ti.com/tirex/content/c2000_academy_2_05_00_51/_build_c2000_academy_2_05_00_51/source/c2000_advanced_topics/c2000_configurable_logic_block.html
