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TPS53659 & TPS51220A提問 ：
在SMT的製程中，因為IC本身 layout 的 thermal pad 面積區域過於大範圍，把大部分的錫都帶走造成周圍其它ground pin的爬錫率變低。
請問這種有沒有被定義『爬錫率』或『Non-Wetting & De-Wetting』的問題?
Hi
制程上不知道有没有这类定义，但是datasheet只是会描述关于芯片电性上的特性和应用。
我觉得问题在于你PCB板上与芯片GND对接的面积上可能有问题导致的。
我也認為應該從最初的footprint去著手，四週的pin腳與中間 thermal pad不應該是大面積相連接，應該設定為與pin腳同等寬度的拉伸相連。
所以目前TI的可靠度文件中並沒有提供任一種文件是規範『爬錫率』或者更進一步的『氣泡率<30%』這類型文件?
应该是关于锡膏的制程，但是对于制程上的信息我们几乎什么都没有，只有诸如datasheet电性类的信息。
