各位专家及工程师好，公司自研开发板上，DSP和FPGA通过SRIO进行通讯（参考官方提供的例程ti\pdk_c667x_2_0_16\packages\ti\drv\srio\example\SRIOLoopbackDioIsr），配置成4x模式，需要更改Rx和Tx线序（PLM Port(n) Implementation Specific Control Register, bit19-18）SrioDevice_init()才可以成功返回。
查看硬件原理图，确认了DSP端和FPGA端SRIO_TX/RX的连接是正确的。
请问还需排查哪些问题。
