Other Parts Discussed in Thread: THS3120, OPA810
我们的设计要求是:对芯片的power PIN 输入一个叠加直流分量的噪声,从而观察芯片对噪声的抗噪声能力是怎么样的。
我们是先把噪声经过OPA810跟随,再和0p75V电源通过THS3120 同相加法电路,叠加输出到测试芯片的power pin上。
帮忙看看这样的方案能否直接测试芯片的power pin,对端容性负载能力是否能满足
图片为我们实际的原理图和方案,还有输入的两种噪声波形。





我们的设计要求是:对芯片的power PIN 输入一个叠加直流分量的噪声,从而观察芯片对噪声的抗噪声能力是怎么样的。
我们是先把噪声经过OPA810跟随,再和0p75V电源通过THS3120 同相加法电路,叠加输出到测试芯片的power pin上。
帮忙看看这样的方案能否直接测试芯片的power pin,对端容性负载能力是否能满足
图片为我们实际的原理图和方案,还有输入的两种噪声波形。





您好
我能够浏览你提供的信息,我确实有几个问题/担忧。观察第一阶段,将交流耦合噪声源引入缓冲器。我认为这行不通,因为你没有用于非反相输入的直流偏置路径。会发生的情况是,任何偏置电流都会来自/流向交流耦合电容器,并最终导致电容器饱和。我们建议在设备输入引脚附近的电容器另一侧放置一个电阻器接地。我看到的另一个问题是,驱动放大器具有反馈电容,这不建议用于THS3120等电流反馈设备。这可能会导致电路不稳定并导致振荡。
我确实有几个问题,客户是否能够模拟这个电路,以确保这是他们希望电路做的事情?我不确定缓冲区后的额外节点(如J36)是什么,但我强烈建议模拟此电路的基本性能,以确保它符合客户的意图。是否有关于需要驱动的电容性负载的信息?只要存在某种形式的隔离,如R852电阻器,基于驱动到电容性负载的信号的频率,驱动电容性负载将降至设备的峰值电流需求。