TI工程师好,如下截图自DATASHEET,单5V供电时,参考电压为0V的输出范围。
想问下,实际上如果给参考脚5脚一个基准Vref,实际输出是Vref+Vo,即使共模电压为0V,Vo为0时,输出Vout还是能等于Vref的吧?通过参考脚叠加到输出的是不受输入共模影响?
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TI工程师好,如下截图自DATASHEET,单5V供电时,参考电压为0V的输出范围。
想问下,实际上如果给参考脚5脚一个基准Vref,实际输出是Vref+Vo,即使共模电压为0V,Vo为0时,输出Vout还是能等于Vref的吧?通过参考脚叠加到输出的是不受输入共模影响?
您好,您的理解是对的,您可以通过仿真验证。
https://www.ti.com.cn/product/cn/INA333#design-tools-simulation