74LS191

我的自环回设计是这样设计的，由3片74LS191构成12位可逆计数器用到其中的10位进行可逆计算，单最高两位相同，低位74LS191的12脚均为高电平时，产生一个时钟信号，后接D触发器形成自循环。加减循环结果不正确。有这方面的用例可以推荐下。

你好！

能上电路图看下吗？你的直加直减是正确的，如果加减循环结果不正确，个人建议可以先对D触发器的时序进行监控，防止由于D触发器带来的时延等因素导致循环结果出现问题。

您有好的建议可以推荐下。全数字电路的。