我们目前参考TIDEP-01012 设计AWR2243 4芯片级联方案,有如下问题请教
如下三组信号线layout是否有严格等长要求? 我们发现layout在上走线等长很难满足要求
1 20G 的LO 是否要严格按照参考设计中的等长设计,长度差tolerance有无定义?
2 在SWRA574B参考文档page 7中有看到 Dig Sync有要求 delay match。
那么在layout上要保证Dig Sync 信号严格等长吗?长度差tolerance有无定义?
3 在SWRA574B参考文档page 8中有看到 40MHz clock没有match要求
那么在layout上40MHz clock是否不需要做等长要求?