AWR2243 级联信号线等长问题

Other Parts Discussed in Thread: AWR2243, TIDEP-01012
我们目前参考TIDEP-01012 设计AWR2243 4芯片级联方案,有如下问题请教
如下三组信号线layout是否有严格等长要求? 我们发现layout在上走线等长很难满足要求
1 20G  的LO 是否要严格按照参考设计中的等长设计,长度差tolerance有无定义?
2   在SWRA574B参考文档page 7中有看到 Dig Sync有要求 delay match。
    那么在layout上要保证Dig Sync 信号严格等长吗?长度差tolerance有无定义?  
3   在SWRA574B参考文档page 8中有看到  40MHz clock没有match要求
     那么在layout上40MHz clock是否不需要做等长要求?
  • xu qingjie 说:
    1 20G  的LO 是否要严格按照参考设计中的等长设计,长度差tolerance有无定义?

    需要相位一致,这个等长的要求比较高

    The LO routing to all the 4 devices should be matched in delay such that they are phase aligned on the PCB.

    xu qingjie 说:
    2   在SWRA574B参考文档page 7中有看到 Dig Sync有要求 delay match。
        那么在layout上要保证Dig Sync 信号严格等长吗?长度差tolerance有无定义?

    本身不同芯片也会带来这个数字同步的差别,所以布线是没有LO那么严格要求的。长度差tolerance需要确认。

    xu qingjie 说:
    3   在SWRA574B参考文档page 8中有看到  40MHz clock没有match要求
         那么在layout上40MHz clock是否不需要做等长要求?

    既然没有phase/delay match的要求,我认为就不需要等长。我会再确认一下。

  • 感谢您的回复!

    请帮忙确认下长度差tolerance,我们的设计射频板很大,很难确保长度相等

    感谢~
  • 你好,

    frame sync布线要求如下:
    Well matched routing, with delay differences < 10 picoseconds, should not significantly impact the overlapping ramp seen on each device. PCB routing would have to have significant mismatch to significantly impact ADC sampling window alignment between devices.

    40Mhz时钟没有等长要求。

    更多信息请参考:e2e.ti.com/.../3451953