您好，
question：对于TI的LVDS，帧时钟和bit时钟的对应关系是否是连续的？
ex：在帧时钟为低的时候，bitclk是否为8的整数倍。因为在测试中发现，前一帧和后一帧的帧时钟高电平对应的bit不一样。
我们使用IWR6843+FPGA进行LVDS的数据接收。
LVDS的配置为：不传数据fclk为低，传数据fclk翻转；bitclk一直翻转，free running。
但在FPGA接收中调试发现：
本帧接收和下帧接收的位置不匹配。因为当前我们使用的是8bit Iserdes进行接收，通过判断frame clk找到帧起始。
比如第一帧如下：iserdes输出帧时钟起始数据为：00111111。
第某帧：iserdes输出帧时钟起始数据为：00001111。如果是fclk跟bit时钟是整数倍对齐的话，那么第某帧应该跟第一帧的起始值一样为00111111吧。这样才好移位对数据进行接收。
希望您能给我一些建议。
我参考了下述的LVDS时序：不同的是LVDS_CLK是一直在翻转的。
