PCM3500的loop引脚不能实现AD-DA的检测

Hi，

看你原理图将PCM3500置成Slave Mode，Loop测试时BCLK，LRCLK加了没有？你配置成Master Mode试试。

你好，我的确没加BCLK，但是LRCLK是什么？左右声道时钟吗？好像PCM3500并没有这个引脚。

Hi,

LRCLK是左右声道时钟，PCM3500引脚定义为FS(Frame Sync)，其实就是LRCLK。

首先需要看下DAC端有无输出，如果没有Dout，另外，需要注意FS，BCK要和系统时钟同步，可参考Figure10中的波形检测是否有做到同步。