請問如何設定成標題所敘述，需求是master 配置成I2S, audio data 16bits , clk數32bits
如果配置Register 9 , 0x00, 得到的是LR Channel各16根的clk數
請問該如何調整呢?
請問如何設定成標題所敘述，需求是master 配置成I2S, audio data 16bits , clk數32bits
如果配置Register 9 , 0x00, 得到的是LR Channel各16根的clk數
請問該如何調整呢?
如下黄色部分显示，master mode 有两种传输模式，一种是连续传输模式，一种是256 -clock mode。
在连续传输模式下，仅生成传输音频数据所需的最少位时钟数。所以通常每帧的位时钟数将是数据宽度的两倍。
register 9配置为00，即为16bit，32bit clock模式，是没问题的。 您指的LR Channel各16根的clk數是WCLK，每帧包含左右两个声道，分别为16 clock。
您好，理论上来说16bit data，分为left 和right channel的话，最小需要32bit clock就可以了。
如果左右各通道都32bit clock的话，那我想是否可以配置为16 bit clock offset。即寄存器R10这里配置为data offset=16 bit clock。
也就是左通道和右通道分别配置了16 bit 的offset满足您所说的左右两个通道各32 bit clock。
您可以验证下。
