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LMK1C1104: buffer会在上电后第一次工作时clkout丢掉1个cycle

Part Number: LMK1C1104

你好,我们在使用LMK1C1104时发现标题描述的问题,时序是使能信号1G在上电时就上拉了,CLKIN会在后续通过手动指令发送,并不是一直有时钟;每次在上电后第一次发送时钟8个cycles的时候,clkout就会少第一个cycle;而在之后再发送时钟就不会出现该现象。怀疑是不是t1G_ON (output enable time)最高会延迟5cycle导致的?但看规格书该使能是从1G使能信号的上升沿开始算的,我们的时序上1G到CLKIN产生的间隔远大于5cycle。 并且我们量测了CLKIN和1G的电平及上升沿,在6MHz速率下CLK的tR为3.2ns,1.72V;请教有可能是什么原因导致的该问题?

如下图,蓝色为CLKIN,粉色为CLKOUT,第1张图片是上电后第1次发送CLK,第2张图片是上电后第2次发送CLK.  第3张图片是1G(粉色)和CLKIN(蓝色)的时序关系--1G在很早就已保持高电平。

  • 您好,

    Clock out 还与VDD稳定时间有关,在VDD稳定后还需等最多3ms clock输出才有效,所以还请检查下是否在 VDD稳定3ms后对CLKIN输入的信号?

  • 您好,我们CLKIN的输入是通过软件指令手动输入的,可以保证是在VDD稳定后大于3ms才有CLKIN产生的,下图是SCH,VCC_1V8很早就已上电并上拉1G使能;

    请问还会有别的点可尝试debug么?谢谢。