在进行verilog代码编写时,我使用5MHz的sclk,tsccs,Delay time, final SCLK falling edge to CS high,这个时间手册上写的是大于4个tclk,如果我不等待这个时间,数据传输时会有许多点的值变为0,但是我进行延时操作后,adc只能输出不到一秒的数据然后整个系统就停止了,想请问您一下这个问题怎么解决
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在进行verilog代码编写时,我使用5MHz的sclk,tsccs,Delay time, final SCLK falling edge to CS high,这个时间手册上写的是大于4个tclk,如果我不等待这个时间,数据传输时会有许多点的值变为0,但是我进行延时操作后,adc只能输出不到一秒的数据然后整个系统就停止了,想请问您一下这个问题怎么解决
很遗憾,我们目前没有verilog代码方面的更多信息。
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tSCCS延迟是最低要求。只要它们满足第7.7节中的所有时间要求,就应该没有问题。