ADS8861: 请问ADS8861数据手册中SDO输出延迟时间（t_d-CK-DO）数据是否过于保守？

? ??

Part Number: ADS8861
Other Parts Discussed in Thread: ADS8920B

TI专家好：

我当前的一个产品设计中选用了ADS8861这颗ADC，设计目标是实现1MSPS的最高采样率，ADC的SPI控制器基于Xilinx Spartan-6 FPGA设计。在阅读ADS8861数据手册时，发现SDO的输出延迟参数t_d-CK-DO的最大值为13.4ns，如下图所示：

依据ADS8861的t_CONV = 710ns max.，t_QUIET = 20ns min.，我计算所得的最小SCK时钟周期 t_SCLK = (1000 - 710 - 20)/16 = 16.875ns，则SPI主机的SCK输出到SDO输入（含PCB走线）的环路延迟只允许：16.875ns - 13.4ns = 3.475ns，这对于大多数基于FPGA的设计而言，基本不现实！所以我的疑问是：ADS8861数据手册中13.4ns的t_d-CK-DO数据是否过于保守？

16 天前

0 ? ?? 16 天前

Prodigy 20 points

我基于Xilinx Spartan-6 LX45 FPGA的设计，SCK输出到SDO输入的环路延迟数据，Xilinx XST软件给出的最大值大约是7ns。

0 FRANK1 15 天前回复 ? ??

TI__Genius 14530 points

感谢您对TI产品的关注！
关于你的咨询，我们正在确认您的问题，感谢您的耐心等待。

0 ? ?? 14 天前

Prodigy 20 points

2025-08-26补充说明：查ADS8861EVM的用户手册，发现EVM的配置软件在1MSPS时，要求的SPI时钟（SCLK）为 70MHz ~ 80MHz，超出了ADS8861数据手册中规定的66.667MHz的最大SCLK频率，如下图所示：

0 Daniel 13 天前回复 ? ??

TI__Mastermind 35935 points

您好

谢谢你的提问。数据表中的时序规格是设备特性的值。然而，为了避免循环延迟，一种解决方案可能是将SCLK循环回FPGA（SCLK_RETURN），并使用该信号来对齐捕获的数据。

0 ? ?? 13 天前回复 Daniel

Prodigy 20 points

谢谢解答。但我理解应该不是这样的，从ADS8861EVM来看，似乎没管这个t_d-CK-DO数据，甚至连SCLK的时钟频率都远高于ADS8861手册规定的66.667MHz。

其次，若ADS8861的t_d-CK-DO数据真有这么大，那么对于大多数应用而言，实现其1MSPS的采样率将变得很有挑战，而ADS8861的官网页面和数据手册丝毫没有提示和应用指南，似乎不像TI的风格啊！

0 ? ?? 13 天前回复 Daniel

Prodigy 20 points

另，我的板子是一片FPGA控制16片ADS8861，我打算想办法实测在1MSPS下SPI接口数据是否会出错。我查Xilinx的手册，获知其FPGA的最大传播延随工作温度升高而加大，请问ADS8861的SDO输出延迟是否也是与工作温度正相关？若是，我打算在我的产品设计的最高温度点进行SPI接口的测试，以验证我的产品是否能可靠的工作于1MSPS？

0 Daniel 12 天前回复 ? ??

TI__Mastermind 35935 points

您好

数据表tDCKDO规范考虑了工艺、温度和电压变化。
减轻FPGA和ADC之间路由延迟的方法之一是使用返回SCLK。从FPGA的角度来看，来自ADC的带有返回SCLK的数据现在看起来像是FPGA的输入触发器可以很好地工作的源同步数据接口。这有助于解决问题吗？
此外，如果系统中有多个ADC与同一FPGA接口，则可以对所有ADC使用1个SCLK返回，假设FPGA和各个ADC之间的路由长度合理匹配（±500mil）。

考虑像ADS8920B这样具有内置源同步接口的设备也可能很有趣。ADC提供输出数据（SDO-0）和数据时钟（RVS引脚），这可能是数据捕获的最佳方案。在这种情况下，RVS引脚将消除FPGA/ADC之间的任何路由延迟，以及tDCKDO引起的任何内部延迟。以下是关于源同步接口的应用说明：www.ti.com/.../sbaa581.pdf