Other Parts Discussed in Thread: ADS1174,
电路选用1个1178和1个1174组成菊花链，配置为TDM Mode, Dynamic Position,10K的通信频率，上电后第一次DRDY低电平后，发一次同步信号，前几次读取数据正常、后面的数据就是错误的，改成每一次DRDY低电平后都发SYNC，每次读取数据都是正常的，这是因为什么呢
您好
请附上一张显示这些设备连接方式的示意图。
如果设备最初工作，然后在几次读数后停止，听起来客户没有为两个ADC（ADS1178和ADS1174）使用公共时钟源。
如果他们使用共同的时钟源，如果时钟有大量的振铃，这可能会导致其中一个设备而不是另一个设备出现错误的时钟转换。根据电路板布局和两个ADC与时钟源之间的距离，您可能需要使用受控阻抗时钟分布来最小化振铃。
我建议用示波器查看每个ADC CLKIN引脚的时钟信号，以验证时钟是否是干净的方波。
在下图中，左侧的黄色信号是过度振铃的一个例子；右侧的黄色图像是理想的时钟波形。在这个例子中，“红色”信号是在时钟附近运行的相邻轨道，以显示更多的噪声如何与时钟信号上的过度振铃相结合。
您好
时钟可以进行清理（将R26增加到50Ohm），但似乎已经足够。当IOVDD=3.3V时，阈值水平为VIL<1V和VIH>2.3V，并且在这个范围内的上升和下降非常好。
ADS1178和ADS1174在使用菊花链时，并不打算让所有通道都断电。每当您对所有通道进行断电和上电时，整个ADC都会重新同步。根据客户的连接方式，两个ADC都不会相互同步。
在客户设置中，我发现的关键问题是DRDY引脚。这些引脚始终处于驱动状态，当所有通道都断电时，DRDY引脚将被强制为高电平。由于两个ADC的这些引脚连接在一起，因此会出现逻辑争用，导致电流水平过高。在这种配置中，这些引脚需要由系统处理器单独监控，或者在逻辑上与在一起。
我建议客户保持所有通道同时上电或同时断电，不要来回交替。这样，一旦所有通道都上电，就可以发送SYNC脉冲，然后在任何一个ADC的DRDY下降沿之后读取所有通道，因为DRDY信号现在将彼此同步。
