Part Number: ADS117L11
我们在使用ADS117L11的时候，发现DRDY一直处于高电平，输入引脚VIN，VIP是接到2.5V，在我们的设想中，从adc上电之后，他应该处于start-stop mode，我们将start的切换采用开关连接，按下去的时候是0V，不按的时候是VDD。所以默认状态start是VDD。start stop mode中应该在start 信号从低到高并在之后一直维持高的时候可以看到DRD在每次数据转换之后，电平下拉随后又上升。但实际情况是我们只能看到拉高的DRDY。对于模拟电源和数字电源我们的供电是接近5V。我们想知道这种情况可能由什么导致，或者我们对于DRDY信号的理解存在一些误区。图中是我们的PCB原理图，基本参照datashe
et中参考设计
对于start信号，我们采用一个开关将他连接到地，如果开关断开，这个时候这个start会接到VDD电平，而如果开关闭合，按照电阻分压，应该会得到一个很低接近地的电压。如果这个设计没有问题的话，我们更倾向于是焊接pcb有些问题，因为在capa引脚读出电压为零，capd可以正常读出1.25V，这种情况下出现DRDY长期为高。最后我希望确认一下，如果我悬空数字的spi的引脚 CS，SCLK，SDI SDO，然后在AVDD （其中AVDD1和AVDD2连接在一起），DVDD供电，输入电压基本都是2.5V的情况下，应该就会看到DRDY 400kHz的变化
是的，您应该在 CAPA 引脚上测量 1.6 伏的电压，其参考点为 AVSS。请注意，如果该引脚与相邻的 AVDD2 引脚短路，可能会导致其损坏。CAPA 引脚所能承受的最大外部电压为 1.65 伏。如果 AVDD2 与 5 伏电源相连，而 CAPA 无意中短路到 AVDD2 引脚，将会损坏该元件。
