Part Number: ADC12DJ3200EVM
Other Parts Discussed in Thread: ADC12DJ3200
ADC12DJ3200 JMODE0 模式 ，ad寄存器配置如下：ADC12DJxx00
0x0000 0xB0 // Do soft reset
0x0200 0x00 // Clear JESD_EN (always before CAL_EN)
0x0061 0x00 // Clear CAL_EN (always after JESD_EN)
0x0201 0x00 // Set JMODE0
0x0202 0x03 // Set KM1=3 so K=4
0x0204 0x00 // Use SYNCSE input, offset binary data, scrambler disabled
0x0205 0x04 //
0x0213 0x07 // Enable overrange, set overrange holdoff to max period 8*2^7 = 1024 samples
0x0048 0x00 // Set serializer pre-emphasis to 3
0x0061 0x01 // Set CAL_EN (always before JESD_EN)
0x0200 0x01 // Set JESD_EN (always after CAL_EN)
0x006C 0x00 // Set CAL_SOFT_TRIG low to reset calibration state machine
0x006C 0x01 // Set CAL_SOFT_TRIG high to enable calibration
看下来建链是没有问题的，碰见的问题是linkA正常，linkB异常，fpga侧使用两个独立的phy进行接收数据，两个phy的refclk，coreclk和sysref为同一个 。数据结果如图所示，lane0为[31:-0]的数据 ，b0[7:0],b1[15:8],b2[23:16],b3[31:24],A0~A3同理，请帮忙分析差异点是为什么，为何一个正常，一个异常。
