Part Number: ADS127L11
您好，我正在使用ADS127L11采集数据，速率配置的是1066KHz，采样时钟使用的是外部时钟，采样时钟为FPGA输出的25M时钟，采集数据是等到sdo拉低后才开始采集数据，我现在测试的问题是960ns会完成一次采集，但每过几十或者几百毫秒我的数据就会出现一个相同的数据，似乎ADC没有新的转换数据，但同时SDO是拉低了的，因为我输入的测试信号是58KHz的正弦波，那这个相同的数据就是错误的，我尝试了很多方法都没有解决这个问题，也使用了内部参考时钟，start是一直为1的。
你好，
1. SCLK 的频率是多少？
2. 请确认 ADS127L11 CLK 信号为 25MHz。
3. 请确认 SDO/DRDY 引脚已配置为双模模式，方法是向 CONFIG2 寄存器的 SDO_MODE 位写入 0x1b。默认情况下，上电复位后 SDO/DRDY 引脚仅处于 SDO 模式。
4. 请确认 SDO_1 中是否存在下面突出显示的重复数据。
5. 如果可以，请使用重复数据捕获ADC的DRDY引脚。这应该与每帧中/CS下降沿之后以及第24个SCLK下降沿之后的SDO/DRDY引脚信号完全一致。
问候，
基思·尼古拉斯
精密ADC应用
