Part Number: ADS1278-EP
从框图上看SPI Interface使用SCLK作为时钟（我理解SCLK是控制移位寄存器进行移位），Control Logic使用CLK作为时钟，两者看起来似乎是独立的，为什么需要有fSCLK <= fCLK的约束条件。如果不满足此条件，会导致什么问题。
我在https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1372240/ads1278-ads1278-reading-issues 看到TI工程师回复如果不满足fSCLK <= fCLK这个条件，会导致数据出错（见下图红框标注），但是之前我们使用时未注意到这个条件，使用的fCLK=12MHz，fSCLK=25MHz，但是一切工作正常，这正常吗？
