我用FPGA控制ADS1248。
ads1248编程思路如下：
FPGA产生时钟给SCLK引脚，并且电路板上电后，一直给它时钟；CLK虽和FPGA相连，但没进行数据处理；TESET、START引脚一直为高。 CS拉低，
MUX0 配成00000001、MUX1配成10100000、SYS0配成01011111、IDAC0配成00000110、IDAC1配成10001101，CS拉高。然后不断的重复以下操作：CS拉低，写入RDATA命令，读数一次，CS拉高。
附件是电路原理图。请专家帮我分析，我的编程思路是否正确。测试时，我把PT100换成75欧姆的电阻。
问题如下： 1、DRDY一直为高，不知道为什么？
2、恒流源用1MA，不知道PGA和 the output data rate对不对？
3、程序OK后，DOUT输出的24BIT应该为什么？
