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我最近在使用ADS54J54芯片，4个通道，FPGA端使用一个JESD IP核接收数据，发现AB通道间同步以及CD通道间同步没问题，但是BC通道间的同步是随机的；
FPGA端使用两个JESD IP分别接收AB通道、CD通道数据的时候，发现两个IP核的SYNC是同时变高的，但是两个IP核产生的rx_tvalid能相差5~6us（采样率393M），请问这是什么原因以及ADS54J54芯片4个通道的同步应如何设计？谢谢！！！
ADS54J54 是一款低功耗、高带宽 14 位、500MSPS 四通道模数转换器 (ADC)。
该器件数据传输速率高达 5Gbps，每个 ADC 可支持 1 或 2 条通道。
手册并没有说 4 通道的情况,
