Other Parts Discussed in Thread: OPA690
您好，如图是我按照datasheet的reference design的原理图，实际Va和Vd均为3.36V，FPGA输出到CLK和D0..D13高电平为3.44V。现在发现输出，不论是OPA690还是Iout端均为0。CLK频率为10kHz,看了时序也确实在CLK下降沿DATA change,上升沿稳定。请问还有什么可能会导致输出始终为0呢？
另，我试过两块DAC904E，另一块焊上后输出保持2v,但没有任何波形。
期待您的回复。
