AFE5808 LVDS问题

您好，CLKIN采用的是单端输入还是差分输入？ 频率和幅值都满足要求吧？
另外 影响LVDS时序的一个原因还有layout，是否按照差分走线，尽量等间距等长的走线？

CLKIN采用单端输入，寄存器也设置了单端时钟输入。频率为50MHz,幅值为3.3V。layout时按照了差分走线的要求，间距阻抗计算过，等长相差10mil左右

您好，请不要测试FPGA端的波形，请直接测量AFE5808 端的输出波形，因为AFE5808 产品已经有十多年了，时序还没出现过问题。
所以请在测试AFE5808端DCLK和FCLK端的时序同时，也可以double check下output pattern：
Deskew Patten: When 2[15:13] = 010; this mode replaces the 14-bit ADC output with the 01010101010101