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如何为我的应用计算所需的最低 SCLK 频率？
通常，所需的 SCLK 频率取决于 ADC 通道数、每个通道的位数和数据速率。每个器件都有独特的要求，具体取决于运行模式。
请查看以下步骤，我将在此示例中使用 ADS1298：
ADS1298 有两种读取数据的模式：RDATAC 模式（连续读取数据）和 RDATA 模式。在 RDATAC 模式下，器件的输出移位寄存器在每次转换后自动使用来自所有通道的新数据进行更新。通过 /DRDY 的下降沿指明转换完成。所有数据必须在下一个 /DRDY 下降沿之前读取。否则，数据会被覆盖和丢失。
在 RDATAC 模式下，最大 SCLK 周期（最小 SCLK 频率）可按以下方式计算：
其中“4*tCLK”表示接口延迟，“+ 24”表示每个事务开始时的 24 位STATUS 字。对于 ADS119x 器件，每个通道的位数变为 16，STATUS 字保持为 24 位。
在 RDATA 模式下，输出移位寄存器“按需”加载最新的转换数据。因此，此模式下的最小 SCLK 频率没有限制。如果数据读取速度太慢，用户可能会错过样本，但当前数据不会被下一次转换覆盖或损坏。
最大 SCLK 频率取决于施加的 DVDD 电压。对于 2.7V 至 3.6V 之间的 DVDD，您可以使用的最快 SCLK 为 20MHz（50ns 期间）。对于小于 2.7V 的 DVDD，SCLK 的周期限制为 66.6ns或大约 15MHz。请始终参阅特定器件的数据表中的时序特性表。
图 1：ADS1298 的最低 SCLK 频率
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这篇文章适用于 ADS1191、ADS1192、ADS1291、ADS1292、ADS1292R、ADS1294、ADS1294R、ADS1296、ADS1296R、ADS1298、ADS1298R、ADS1299-4、ADS1299-6 和 ADS1299。
