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ADS1271: 关于使用PIN - SYNC脉冲启动AD转换的问题

shine sun
Prodigy 60 points
Part Number: ADS1271
Other Parts Discussed in Thread: ADS127L11

你好！我在查询Datasheet时看到ADS1271可以利用SYNC引脚启动转换。但是实际使用时发现，每次在SYNC引脚给入一个不小于10ns宽度的脉冲信号后大约需要等待67000个CLK周期（实际使用示波器观察到的），DRDY才会产生转换完成下降沿，这个问题怎么解决？请帮忙告知。另外，有没有支持 Daisy-Chain 的24bit具有控制寄存器的同类型ADC推荐，也请告知，谢谢！

我的clk是12.5MHZ，Fs ≈ 24Khz。

  • 0
    TI__Guru**** 295050 points

    您好，您的意思是启用sync开始转换和下列时序不符合是吗？使用的SPI模式还是frame-sync模式？

    shine sun 说：
    有没有支持 Daisy-Chain 的24bit具有控制寄存器的同类型ADC推荐，也请告知，谢谢！

    支持daisy chain的24bit DAC，这里的控制 寄存器具体指的是哪些寄存器？

  • 0 回复 Kailyn Chen
    Prodigy 60 points

    是的，当我控制SYNC引脚产生一个脉冲，期望能够立刻启动ADC的转换时发现不能如愿。脉冲结束后至完成第一次转换所需CLK周期过长（67000+ CLK Period），不符合手册说明。我使用的时SPI模式。

  • 0 回复 Kailyn Chen
    Prodigy 60 points

    是的，当我控制SYNC引脚产生一个脉冲，期望能够立刻启动ADC的转换时发现不能如愿。脉冲结束后至完成第一次转换所需CLK周期过长（67000+ CLK Period），不符合手册说明。我使用的时SPI模式。

    如控制转换启停的寄存器，设定转换速率的控制寄存器等，请帮忙作答，谢谢。

  • 0 回复 shine sun
    TI__Guru**** 295050 points

    您好，抱歉回复晚了，您的这个问题我帮您去确认一下。 

  • 0 回复 shine sun
    TI__Guru**** 295050 points

    您好，数据可用之前所需的时间t-NDR、为128个转换周期。这将转换为65535个 CLK 周期。如果 fCLK=12.5MHz、并且是高分辨率模式、则每个转换周期需要 n=512个 CLK 周期。fdata=fCLK/n=12.5MHz/512=24.4kHz。t-NDR=128*tDATA=128*512*tCLK 或65536 CLK 周期，这非常接近您的67000的时间。这是 ADS1271的正常行为。同步事件后、内部数字滤波器需要此延迟才能完全稳定。

    同步引脚用于将系统中的多个 ADS1271 ADC 同步到同一时钟边沿。尽管同步可用作转换启动、但在数据可用之前，您将会有明显的延迟。

    如果您这边需要更短的转换时间，我建议使用 ADS127L11。该器件可与转换启动输入搭配使用、稳定时间等效于 t-NDR、低至4.38微秒

  • 0 回复 Kailyn Chen
    Prodigy 60 points

    收到，现在又遇到新问题，我用两块ADS1271级联，其中一片的DIN接GND。现在只能读到一片ADC的值，请帮忙确认原因，谢谢！

  • 0 回复 shine sun
    TI__Guru**** 295050 points

    新的问题建议重新建一个新帖，以便更好的跟进您的问题。