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ADC12D1000: 数据的伴随时钟驱动能力的问题

wangchang wang
Prodigy 20 points
Part Number: ADC12D1000


ADC12D1000    每路输出12位bit 同时还有一个伴随时钟DCLK   后续FPGA使用serdes原语串转并模块   12bit即需要12个serdes   每个serdes的时钟都是接在同一个DCLK上？    就是说1路DCLK一共接到了12个iserdes上，这样子的话，DCLK的驱动能力够吗？      在数字电路中普通门电路的扇出系数来说一般是8，那么这个DCLK是能够驱动12个iserdes的吗？