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我换了datasheet上的几种接法，都有这样的问题。就是它本身是在上升沿采样，但现在在一个时钟周期里，会不定期的在中间触发采样，而且是个误差极大的数据。用示波器看过时钟信号，没有问题。这是芯片本身的问题吗
我做的也是。不过之前是因为时钟的电平不够，现在加上反相器，效果好了很多。不过偶尔还是有数据跳变
您好，您的意思是加大clk的驱动能力吗？那在最后做出的电路中，能达到多大的采样率呢。那个数据跳变一直存在，尤其是在高频下，读数据的时候很难规避这样的数据，不知道您的措施是什么。
同问，今天测试时发现采样数据中总有几个误差很大的点，而且有些时间段的采样有些问题。对照手册来看没有找到原因。感觉可能是时钟问题。
时钟电平应该按5V逻辑给，按照手册12页对于时钟部分的说明，占空比应该是50%，上升和下降时间最多是2ns，可以先对照着检查一下是不是时钟没给对。
在手册第4页有时序图，可以对照这幅图，用示波器量一下时钟和输出数据的时序，确保在下降沿能够锁存到数据。
