本人正在公司做超声设备的开发,使用的是TI公司08年推出的AFE5804,用Xilinx公司的FPGA控制该芯片工作。FPGA输出芯片工作需要的时钟信号,为差分信号,CLKP-CLKM=1.1V左右,在频率为5M或者比5M更低时,AFE5804输出的FCLK和LCLK摆幅和频率大小都是正确的,有轻微抖动。但当芯片工作频率为10M或者10M以上时,输出的FCLK满足要求,但LCLK就会变得很小,摆幅只有100mv左右,后面就无法工作了。
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本人正在公司做超声设备的开发,使用的是TI公司08年推出的AFE5804,用Xilinx公司的FPGA控制该芯片工作。FPGA输出芯片工作需要的时钟信号,为差分信号,CLKP-CLKM=1.1V左右,在频率为5M或者比5M更低时,AFE5804输出的FCLK和LCLK摆幅和频率大小都是正确的,有轻微抖动。但当芯片工作频率为10M或者10M以上时,输出的FCLK满足要求,但LCLK就会变得很小,摆幅只有100mv左右,后面就无法工作了。
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您好,
在AFE5804内部,FCLK和LCLK产自同一个时钟电路,FCLK正常就意味着内部时钟电路工作是正常的,问题可能出在输出缓冲器、外部电路、或您的测试方法上。您又提到在5M频率时输出正常,从这一点上看,很可能,输出缓冲器也是正常的,最大的可能,问题可能出在您的外部电路,或者您的测试方法上。LCLK信号的上升/下降时间为0.2ns,意味着其带宽高达1.7Ghz,如果您的外部电路带宽不够宽,会导致其幅度大幅度降低。或者您的示波器带宽不够宽,您观察到的幅度将大幅度降低。要不失真地观察这个信号,最好选择带宽在1.7GHz以上的示波器。
谢谢
您好:
没有正确地复位可能会有这个问题。为确保正确复位,需要等所有电源稳定之后再延时10ms以上,在发出/ADS_RESET信号,并保持低电平至少100ns,复位期间(/ADS_RESET为低期间),应确保/CS保持高电平。
此外,在对AFE5804寄存器进行初始化时应注意,其内部由两部分组成:VCA(放大器)和ADC。在对VCA寄存器进行初始化时要注意,在两个VCA寄存器的写操做之间,需加入至少1us的延迟,以等待内部电路完成对VCA寄存器的写操作。ADC寄存器的写操作则不需要这个延迟时间。
您可试一下以上建议,如未能解决您的问题,可直接发邮件给我:John-xu@ti.com,以便我尽快协助您解决问题。
谢谢