关于ADS1211中DRDY信号

ADS1211在Calibrate或者convert的时候DRDY都为高电平，Calibrate或者convert后会pull low.

寄存器Command Register (CMR)的byte3的第0bit Data Ready bit 可以映射DRDY输出pin的电平状态。

DATASHEET第21页：DRDY is forced HIGH prior
to the DOR update, unless a read is in progress。就是说DRDY在DOR寄存器更新前（转换结束前）以及DOR READ过程的时候保持高电平。DOR更新后（转换结束后）就会自动变为高电平，而应该不是你所说的这传送指令结束后。

one converison period （转换周期）指对于master 模式来说

ADS1210/11
generates 8
serial clock cycles
and receives
Instruction Register
data via SDIO

然后是

ADS1210/11
generates n
serial clock cycles
and receives
specified
register data
via SDIO，这个conversion period结束后，DRDY才自动拉高。

区别于master模式serial clcok由ADS1210/11自己产生，对于slave模式来说，serial clock 由外部device产生。

以上内容datasheet 26到32页有详细说明。